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第6章 Multisim在數(shù)字邏輯電路中的應(yīng)用
6.1 數(shù)字邏輯電路的創(chuàng)建
6.2 全加器及其應(yīng)用
6.3 譯碼器及其應(yīng)用
6.4 數(shù)據(jù)選擇器及其應(yīng)用
6.5 組合邏輯電路的冒險現(xiàn)象
6.6 觸發(fā)器
6.7 同步時序電路分析及設(shè)計
6.8 集成異步計數(shù)器及其應(yīng)用
6.9 集成同步計數(shù)器及其應(yīng)用
6.10 移位寄存器及其應(yīng)用
6.11 電阻網(wǎng)絡(luò)DAC設(shè)計
6.12 555定時器及其應(yīng)用
6.13 數(shù)字電路綜合設(shè)計——數(shù)字鐘
6.14 數(shù)字電路綜合設(shè)計——數(shù)字式搶答器
6.15 數(shù)字電路綜合設(shè)計——數(shù)字頻率計
習(xí)題
6.1 數(shù)字邏輯電路的創(chuàng)建
　　1．創(chuàng)建數(shù)字邏輯電路
　　(1) 在元(器)件庫中單擊TTL，再單擊74系列，選中非門7404N芯片，單擊OK確認(rèn)。這時會出現(xiàn)圖6-1所示窗口，該窗口表示7404N這個芯片里有六個功能完全相同的非門，可以選用Section A、B、C、D、E、F六個非門中的任何一個。單擊任何一個即可選定一個非門，若不用時單擊Cancel。
　　(2) 同理，在元(器)件庫中單擊TTL，再單擊74系列，選中或門7432N和與非門7400N芯片。
　　(3) 在儀器庫中單擊Logic converter(邏輯轉(zhuǎn)換儀)，這時會出現(xiàn)一個儀器，拖到指定位置點擊即可。
　　(4) 輸入信號接邏輯轉(zhuǎn)換儀的輸入端A，B，C，…，輸出信號接邏輯轉(zhuǎn)換儀的輸出端(OUT)。連接電路如圖6-2所示。
圖6-2 數(shù)字邏輯電路
圖6-3 數(shù)字邏輯電路的真值表
圖6-4 最簡表達(dá)式
圖6-5 用與非門構(gòu)成的電路
兩個二進(jìn)制數(shù)之間的算術(shù)運算無論是加、減、乘、除，目前在數(shù)字計算機(jī)中都是化做若干步加法運算進(jìn)行的。因此，加法器是構(gòu)成算術(shù)運算器的基本單元。
6.2.1 半加器
如果不考慮有來自低位的進(jìn)位將兩個1位二進(jìn)制數(shù)相加，稱為半加。實現(xiàn)半加運算的電路叫做半加器。
按照二進(jìn)制加法運算規(guī)則可以列出如表6.5.1所示的半加器真值表。其中A、B是兩個加數(shù)，S是相加的和，C是向高位的進(jìn)位。將S、C和A、B的關(guān)系寫成邏輯表達(dá)式則得到.
6.5.1半加器真值表
因此半加器是由一個異或門和一個與門組成的，如圖6.5.1所示。
全加器是一種廣義名稱．就其電路結(jié)構(gòu)而言，它是一種二進(jìn)制運算的單元電路。從器件角度看，它又是一種最基本的二進(jìn)制算術(shù)運算器件。實際的加法運算，必須同時考慮由低位來的進(jìn)位，這種由被加數(shù)、加數(shù)和一個來自低位的進(jìn)位數(shù)三者相加的運算稱為全加運算。執(zhí)行這種運算的器件稱為全加器。
6.2.2 全加器及其應(yīng)用
1. 全加器運算如下式。
2. 全加器真值表如表6.5.1所示
表6.5.1全加器真值表
3. 全加器邏輯表達(dá)式:




4. 全加器邏輯電路
6.5.2 全加器電路
電路仿真，雙擊邏輯轉(zhuǎn)換儀圖標(biāo), 如圖6.5.3邏輯轉(zhuǎn)換儀面板。邏輯轉(zhuǎn)換儀的使用方法請看 課本第4章中的4.4.3小節(jié)（邏輯轉(zhuǎn)換儀）。圖中測出的是和S的結(jié)果，若要測出向高位進(jìn)位的結(jié)果，則把測試線改接到進(jìn)位C端，便得到向高位進(jìn)位的結(jié)果。
圖6.5.3 邏輯轉(zhuǎn)換儀面板
　　例6.1 用74HC283D設(shè)計一個8421BCD碼加法電路，完成兩個一位8421BCD碼的加法運算。輸入、輸出均采用8421BCD碼表示。
　　1) 原理
　　兩個一位十進(jìn)制數(shù)相加，若考慮低位來的進(jìn)位，其和應(yīng)為0～19，8421BCD碼加法器的輸入、輸出都采用8421BCD碼表示，其進(jìn)位規(guī)律為逢十進(jìn)一，而74HC283D是按兩個四位二進(jìn)制數(shù)進(jìn)行運算的，其進(jìn)位規(guī)律為逢十六進(jìn)一，故二者的進(jìn)位關(guān)系不同，當(dāng)和數(shù)大于9時，8421BCD碼應(yīng)產(chǎn)生進(jìn)位，而十六進(jìn)制還不可能產(chǎn)生進(jìn)位。為此應(yīng)對結(jié)果進(jìn)行修正，當(dāng)結(jié)果大于9時，需要加6(0110B)修正。故修正電路應(yīng)含一個判9電路，當(dāng)結(jié)果大于9時對結(jié)果加0110，小于等于9時加0000。
　　大于9的數(shù)是最小項的m10～m15，除了上述情況大于9時外，如相加結(jié)果產(chǎn)生了進(jìn)位位，其結(jié)果必定大于9，因此大于9的條件為
　　全加器74HC283D的A4A3A2A1、B4B3B2B1為兩個四位二進(jìn)制數(shù)輸入端，SUM1、SUM2、SUM3、SUM4為相加的和，C0為低位來的進(jìn)位，C4為向高位產(chǎn)生的進(jìn)位。
　　2) 創(chuàng)建電路
　　用字信號發(fā)生器產(chǎn)生8421BCD碼，并用顯示器件顯示8421BCD碼。
　　(1) 在元(器)件庫中單擊CMOS，再單擊74HC系列，選中74HC283D, 單擊OK確認(rèn)。這時會出現(xiàn)一個器件，拖到指定位置點擊即可。
　　(2) 在器件庫中單擊TTL，再單擊74系列，選中二輸入與非門7400N和三輸入與非門7410N芯片。
　　(3) 在右側(cè)儀器庫中單擊Word Genvertor(字信號發(fā)生器)，這時會出現(xiàn)一個儀器，拖到指定位置點擊即可。
　　(4) 在器件庫中單擊顯示器件，選中數(shù)碼管, 單擊OK確認(rèn)。這時會出現(xiàn)一個器件，拖到指定位置點擊即可。為了便于觀察，可將輸入、輸出信號均接入數(shù)碼管。由此得到具有修正電路的8421BCD碼加法電路，如圖6-6所示。
　　3) 觀測輸出
　　雙擊Word Genvertor(字信號發(fā)生器)圖標(biāo)，對面板上的各個選項和參數(shù)進(jìn)行適當(dāng)設(shè)置：
　　在Address(地址)區(qū)，起始地址(Initial欄)為0000，終止地址(Final欄)為0009。
　　在Controls(控制)區(qū)，點擊Cycle按鈕，選擇循環(huán)輸出方式。點擊Pattern按鈕，在彈出對話框中選擇Up Counter選項，按逐個加1遞增的方式進(jìn)行編碼。
　　在Trigger區(qū)，點擊按鈕Internal，選擇內(nèi)部觸發(fā)方式。
圖6-6 一位8421BCD碼加法電路
6.3 譯碼器及其應(yīng)用
　　常見的MSI(中規(guī)模集成電路)譯碼器有二進(jìn)制譯碼器(如2-4、3-8、4-16譯碼器等)和二-十進(jìn)制譯碼器(也稱作4-10譯碼器)等。MSI譯碼器74LS138是3-8譯碼器，其邏輯符號如圖6-7中器件U4所示。U4中A、B、C是地址輸入端，G1、G2A、G2B是使能端，Y0Y1Y2Y3Y4Y5Y6Y7是輸出端，且輸出低電平有效。輸入變量的每一種取值組合只能使某一個輸出有效。
　　例6.2 用集成3-8譯碼器74LS138D組成一位全加器完成兩個一位二進(jìn)制數(shù)的加法運算。
　　1) 原理
　　兩個一位二進(jìn)制數(shù)的加法運算的真值表如表8-1所示。
表6-1 全加器的真值表
由全加器的真值表顯然有：
其中，A、B分別為加數(shù)和被加數(shù)；C為低位向本位產(chǎn)生的進(jìn)位；Fi為相加的和；Ci+1為本位向高位產(chǎn)生的進(jìn)位。
　　2) 創(chuàng)建電路
　　(1) 在元(器)件庫中單擊TTL，再單擊74LS系列，選中74LS138D，單擊OK確認(rèn)。這時會出現(xiàn)一個器件，拖到指定位置點擊即可。
　　(2) 在元(器)件庫中單擊MISC，再單擊門電路，選中四輸入與非門NAND4, 單擊OK確認(rèn)，用兩個與非門實現(xiàn)邏輯函數(shù)。
　　(3) 在元(器)件庫中單擊顯示器件，選小燈泡來顯示數(shù)據(jù)。為了便于觀察，可將輸入、輸出信號均接入小燈泡。
　　(4) 在元(器)庫中單擊Word Genvertor(字信號發(fā)生器)，拖到指定位置，用它產(chǎn)生數(shù)碼。
　　(5) 在元(器)件庫中單擊Sources(信號源)，選中電源VCC和地，雙擊電源VCC圖標(biāo)，設(shè)置電壓為5 V。使能端G1接電源VCC，G2A、G2B接地。連接電路如圖6-7所示。
圖6-7 74LS138D譯碼器構(gòu)成一位全加器
　　3) 觀測輸出
　　雙擊Word Genvertor(字信號發(fā)生器)圖標(biāo)，在Address(地址)區(qū)，起始地址(Initial欄)設(shè)為0000，終止地址(Final欄)設(shè)為0007。
　　在Controls(控制)區(qū)，點擊Cycle按鈕，選擇循環(huán)輸出方式。點擊Pattern按鈕，在彈出的對話框中選擇Up Counter選項，按逐個加1遞增的方式進(jìn)行編碼。
　　在Trigger區(qū)，點擊按鈕Internal，選擇內(nèi)部觸發(fā)方式。
　　在Frequency區(qū)，設(shè)置輸出的頻率為1 kHz。
　　運行仿真開關(guān)，可以觀察運算結(jié)果。探測器發(fā)光表示數(shù)據(jù)為“1”，不發(fā)光表示數(shù)據(jù)為“0”。其中，X1、X2表示加數(shù)、被加數(shù)；X5表示低位向本位產(chǎn)生的進(jìn)位；X4表示相加的和；X3表示本位向高位產(chǎn)生的進(jìn)位。
6.4 數(shù)據(jù)選擇器及其應(yīng)用
　　集成數(shù)據(jù)選擇器(MUX)74LS151D(八選一)、74LS153D(雙四選一)是較常用的數(shù)據(jù)選擇器。雙四選一數(shù)據(jù)選擇器74LS153D包含了兩個四選一MUX，地址輸入端A1和A0由兩個MUX公用。每個MUX各有四個數(shù)據(jù)輸入端，一個使能端EN和一個輸出端Y。74LS153D的邏輯符號如圖6-8中器件U3所示。U3中最上邊的1端和0端分別對應(yīng)芯片管腿2和14腳，是地址A1和A0的輸入端；EN對應(yīng)芯片管腿1、15腳，是使能端，且輸入低電平有效；0端、1端、2端、3端分別對應(yīng)芯片管腿6、5、4、3腳，是數(shù)據(jù)1D0、1D1、1D2、1D3的輸入端，芯片管腿10、11、12、13腳是數(shù)據(jù)2D0、2D1、2D2、2D3的輸入端；芯片的7端和9端分別是輸出端1Y和2Y。
　單個四選一MUX的輸出函數(shù)為
　　數(shù)據(jù)選擇器用途很多，可以實現(xiàn)組合邏輯函數(shù)、多路信號分時傳送、并/串轉(zhuǎn)換、產(chǎn)生序列信號等。
　　例6.3 用74LS153D雙四選一數(shù)據(jù)選擇器實現(xiàn)一位全加器。
　　1) 原理
　　由于一位全加器有三個輸入信號Ai、Bi、Ci，而74LS153D僅有1端、0端(分別對應(yīng)芯片管腳2、14)兩個地址輸入端，選Ai(圖6-8中X5)、Bi(圖6-8中X2)作為地址輸入A1和A0(分別對應(yīng)芯片管腳2、14)。已知全加器的輸出函數(shù)如下：
　　本位相加的和
本位向高位產(chǎn)生的進(jìn)位
考慮到四選一MUX的輸出
　　則Fi相應(yīng)的余函數(shù)為、、和。即現(xiàn)在A1(2腳)=Ai，A0(14腳)=Bi，若1D0(6腳)=1D3(3腳)=Ci，1D1(5腳)=1D2(4腳)= ，則1Y(7腳) =Fi。
　　同樣，將Ci+1表示為：，若四選一MUX的輸入2D0(10腳)=0，2D1(11腳)=2D2(12腳)=Ci，2D3(13腳)=1，則2Y(9腳)=Ci+1。
　　因此用一片雙四選一MUX 74LS153D即可實現(xiàn)函數(shù)Fi和Ci+1。
　　2) 創(chuàng)建電路
　　(1) 在元(器)件庫中單擊TTL，再單擊74LS系列，選中74LS153D。
　　(2) 將74LS153D的使能端EN(1、15腳)接地，地址1(2腳)、地址0(14腳)接字信號發(fā)生器的2端、1端。變量Ci(圖中X1)接字信號發(fā)生器的0端，2D3(13腳)=1接VCC，2D0(10腳)=0接地。
　　(3) 用字信號發(fā)生器管腳2端、1端、0端做一位全加器三個輸入信號Ai(圖6-8中X5)、Bi(圖6-8中X2)和Ci(圖6-8中X1)。
　　(4) 在元(器)件庫中單擊指示器件，選小燈泡來顯示數(shù)據(jù)。為了便于觀察，可將輸入、輸出信號均接入小燈泡。連接電路如圖6-8所示。 　
圖6-8 74LS153D雙四選一數(shù)據(jù)選擇器實現(xiàn)一位全加器
　　3) 觀測輸出
　　雙擊Word Genvertor(字信號發(fā)生器)圖標(biāo)，在Address(地址)區(qū)，將起始地址(Initial欄)設(shè)為0000、終止地址(Final欄)設(shè)為0007。
　　在Controls(控制)區(qū)，點擊Cycle按鈕，選擇循環(huán)輸出方式。點擊Pattern按鈕，在彈出的對話框中選擇Up Counter選項，按逐個加1遞增的方式進(jìn)行編碼。
　　在Trigger區(qū)，點擊按鈕Internal，選擇內(nèi)部觸發(fā)方式。
　　在Frequency區(qū)，設(shè)置輸出的頻率為1 kHz。
　　啟動仿真開關(guān)，可以觀察運算結(jié)果。小燈泡亮表示數(shù)據(jù)為“1”，小燈泡滅表示數(shù)據(jù)為“0”。
6.5 組合邏輯電路的冒險現(xiàn)象
　　由于組合邏輯電路的設(shè)計都是在輸入、輸出處于穩(wěn)定的邏輯電平下進(jìn)行的，因此，為了保證系統(tǒng)工作的可靠性，有必要考察在輸入信號邏輯電平發(fā)生變化的瞬間，電路是怎樣工作的。在較復(fù)雜的電路系統(tǒng)中，如果競爭冒險產(chǎn)生的尖峰脈沖使后級電路產(chǎn)生錯誤動作，就會破壞原有的設(shè)計功能。由于引線和器件傳輸與變換時存在延遲，因此，輸出并不一定能立即達(dá)到預(yù)定的狀態(tài)并立即穩(wěn)定在這一狀態(tài)，可能要經(jīng)歷一個過渡過程，其間邏輯電路的輸出端有可能會出現(xiàn)不同于原先所期望的狀態(tài)，產(chǎn)生瞬時的錯誤輸出，這種現(xiàn)象稱為險象。險象分邏輯險象和功能險象兩類。由邏輯競爭所引起的險象稱邏輯險象，而由功能競爭所引起的險象稱功能險象。邏輯險象是由單個輸入信號的變化引起的，而功能險象則是由多個輸入信號“同時”變化引起的。
圖6-9 數(shù)字邏輯電路
　　3) 觀測輸出
　　雙擊方波發(fā)生器圖標(biāo)，設(shè)置電壓為5 V，頻率為1 kHz。雙擊示波器圖標(biāo)，啟動仿真開關(guān)，可得到示波器輸出波形，如圖6-10所示。
　　由電路的邏輯表達(dá)式可知F=1，而觀察發(fā)現(xiàn)，在輸入信號B由1到0變化時，輸出F會出現(xiàn)非常短暫的負(fù)脈沖，這說明產(chǎn)生了險象。
圖6-10 輸入及輸出波形
6.6 觸 發(fā) 器
圖6-11 基本RS觸發(fā)器
　　(1) 在元(器)件庫中單擊TTL，再單擊74系列，選取與非門7400N。在元(器)件庫中單擊Basic(基本元(器)件)，然后單擊SWITCH，再單擊SPDT，選取兩個開關(guān)J6、J7。在元(器)件庫中單擊Sources(信號源)，取一個電源V4和地。電源V4設(shè)置為5 V。
　　(2) 因為開關(guān)J6和J7“Key=Space”，所以按空格鍵可改變開關(guān)位置。為了便于控制，雙擊開關(guān)J7圖標(biāo)，打開SWITCH對話框，在對話框Value頁中的Key for Switch欄下拉菜單中選擇字母符號A，則“Key=A”。也可以選擇不同字母符號或者數(shù)字符號，來表示對應(yīng)開關(guān)的開關(guān)鍵。
　　(3) 在元(器)件庫中單擊指示器件，選小燈泡來顯示數(shù)據(jù)。連接電路如圖6-11所示。
表6-2 RS觸發(fā)器真值表
　2. 驗證JK觸發(fā)器的邏輯功能
　JK觸發(fā)器的電路如圖6-12所示。
圖6-12 JK觸發(fā)器
　　1) 創(chuàng)建電路
　　(1) 在元(器)件庫中單擊TTL，再單擊74系列，選中JK觸發(fā)器7473N。
　　(2) 在元(器)件庫中單擊Sources(信號源)，選中方波發(fā)生器V2、電源V1和地。方波發(fā)生器V2設(shè)置電壓為5 V，頻率1 kHz。電源V1設(shè)置電壓為5 V。
　　(3) 在元器件庫中單擊Basic(基本元器件)，然后單擊SWITCH，再單擊SPDT，選取開關(guān)J1、J2和J3。為了便于控制，選擇不同字母符號或者數(shù)字符號來表示對應(yīng)的開關(guān)的開關(guān)鍵。J1用空格鍵控制，J2用A鍵控制，J3用B鍵控制。
　　(4) 在儀器庫中選取邏輯分析儀。
　　(5) 在圖6-12中，JK觸發(fā)器的輸入端1J、1K，清零端1CLR分別由開關(guān)J1、J2、J3控制。CLR是清零端，低電平時清零。時鐘1CLK由信號源方波發(fā)生器V2提供。為了便于觀察，可將時鐘信號1CLK、JK觸發(fā)器輸出信號Q和分別接邏輯分析儀的管腳1、2、3。
　　2) 觀測輸出
　　通過三個開關(guān)改變輸入數(shù)據(jù)，按對應(yīng)開關(guān)的開關(guān)鍵符號，即可改變開關(guān)位置，從而改變輸入數(shù)據(jù)，電源V1和地分別表示數(shù)據(jù)1和0。
　　(1) 改變開關(guān)J3，使1CLR=0，觀測清零，輸出波形如圖6-13所示。可見輸出Q清零。
圖6-13 輸出波形
　　(2) 清零端1CLR=1，改變開關(guān)J1、J2，使J=K=0，輸出波形如圖6-13所示。可見輸出Q保持原態(tài)。
　　(3) 清零端ICLR=1，改變開關(guān)J1、J2，使J=0，K=1，輸出波形如圖6-13所示。可見輸出Q置0。
　　(4) 清零端1CLR=1，改變開關(guān)J1、J2，使J=1，K=0，輸出波形如圖6-14所示。可見輸出Q置1。 　
圖6-14 J=1，K=0時的輸出波形
　　(5) 清零端1CLR=1，改變開關(guān)J1、J2，使J=K=1，輸出波形如圖6-15所示。可見輸出Q翻轉(zhuǎn)。
圖6-15 J=K=1時的輸出波形
6.7 同步時序電路分析及設(shè)計
　　時序電路的分析，就是根據(jù)給定的時序邏輯電路的結(jié)構(gòu)，找出該時序電路在輸入信號及時鐘信號作用下，存儲電路狀態(tài)變化規(guī)律及電路的輸出，從而了解該時序電路所完成的邏輯功能。設(shè)計同步時序電路時，要根據(jù)具體的邏輯問題要求，用盡可能少的觸發(fā)器及門電路來實現(xiàn)電路。本節(jié)以同步時序電路的設(shè)計為例介紹設(shè)計過程及仿真測試。
　　例6.5 用JK觸發(fā)器設(shè)計一個五進(jìn)制同步計數(shù)器，狀態(tài)轉(zhuǎn)移關(guān)系如下：
　　1) 原理
　　(1) 五進(jìn)制計數(shù)器有五個狀態(tài)，需要三位二進(jìn)制數(shù)碼，因此需要三個JK觸發(fā)器。設(shè)三個JK觸發(fā)器的輸入為1J1K、2J2K、3J3K，輸出為Q3Q2Q1。 　
① 根據(jù)要求列出編碼狀態(tài)表如表6-3所示。
表6-3 編碼狀態(tài)表
② 用狀態(tài)方程法確定激勵方程。其狀態(tài)方程和激勵方程如下：
　　③ 檢查多余狀態(tài)的轉(zhuǎn)移情況如表6-4所示，這說明三個多余狀態(tài)都進(jìn)入了主循環(huán)，電路能夠自啟動。
表6-4 多余狀態(tài)的轉(zhuǎn)移
　　2) 創(chuàng)建電路
　　(1) 在元(器)件庫中選三個JK觸發(fā)器74LS112D做記憶元件，選方波發(fā)生器做時鐘脈沖信號。電源V1設(shè)置為5 V。
　　(2) 三個JK觸發(fā)器74LS112D從左至右依次為Q1、Q2、Q3，其使能端R、S均接1(V1)，1J接，1K接Q3，2J接Q1，2K接1，3J=3K接Q2。
　　(3) 三個JK觸發(fā)器的時鐘信號都接在方波發(fā)生器 + 端以構(gòu)成同步計數(shù)。方波發(fā)生器V2設(shè)置電壓為5 V，頻率1 kHz。
　　(4) 用邏輯分析儀顯示輸出。連接電路如圖6-16所示。
圖6-16 用JK觸發(fā)器設(shè)計的五進(jìn)制同步計數(shù)器
　　3) 觀測輸出
　　三個JK觸發(fā)器74LS112D的輸出Q均接在邏輯分析儀上，以測試各觸發(fā)器的輸出。電路的輸出波形如圖6-17所示。由輸出波形可以看出Q3Q2Q1的狀態(tài)按000、001、010、101、110循環(huán)，從而構(gòu)成五進(jìn)制同步計數(shù)器。
圖6-17 輸出波形
6.8 集成異步計數(shù)器及其應(yīng)用
　　不同型號的計數(shù)器，其功能亦不盡相同，其不同點表現(xiàn)在計數(shù)方式、計數(shù)規(guī)律、預(yù)置方式、復(fù)位方式、編碼方式等幾個方面。7490是一個二-五-十進(jìn)制異步計數(shù)器，由一個二進(jìn)制計數(shù)器和一個五進(jìn)制異步計數(shù)器構(gòu)成。7490N的邏輯符號如圖8-18中的器件U3所示。INA是時鐘脈沖輸入端，與QA構(gòu)成一個二進(jìn)制計數(shù)器。INB是時鐘脈沖輸入端，與QDQBQC構(gòu)成一個五進(jìn)制計數(shù)器。R01、R02是異步清零控制端，且高電平有效，當(dāng)R01、R02同時為高電平時清零。R91、R92是異步置9控制端，且高電平有效，當(dāng)R91、R92同時為高電平時置9。通過簡單的外部連接可以構(gòu)成十進(jìn)制計數(shù)器。由于7490D有8421BCD碼和5421BCD碼兩種接法，因此產(chǎn)生清零脈沖和置9脈沖的譯碼電路是不同的。若需要構(gòu)成10以內(nèi)其他進(jìn)制計數(shù)器，只需把計數(shù)輸出加上適當(dāng)門電路反饋到R01、R02、、R91和R92即可。
　　例6.6 用7490N構(gòu)成一個8421BCD碼十進(jìn)制計數(shù)器。
　　1) 原理
　　計數(shù)輸入端 INA接外來時鐘，將計數(shù)輸入端INB和QA相連，QD為高位輸出，QA為低位輸出，則構(gòu)成8421BCD碼計數(shù)器。由7490N的功能可知：R01、R02兩個置零輸入端同時接高電平1(VCC)時，計數(shù)器清零；R91、R92兩個置9輸入端同時接高電平1(VCC)時，計數(shù)器置9。構(gòu)成十進(jìn)制計數(shù)器時，將R01、R02、R91、R92全接低電位。
　　2) 創(chuàng)建電路
　　(1) 在元(器)件庫中單擊TTL，再單擊74系列，選中計數(shù)器7490N。
　　(2) 取方波信號作為時鐘計數(shù)輸入。雙擊信號發(fā)生器圖標(biāo)，設(shè)置電壓V2為5 V，頻率為0.1 kHz。
　 (3) 在元(器)件庫中單擊顯示器件選中帶譯碼的七段LED數(shù)碼管U4，管腳4接QD，管腳3接QC，管腳2接QB，管腳1接QA。
　　7490N構(gòu)成的8421BCD碼十進(jìn)制計數(shù)器電路如圖6-18所示。
圖6-18 用7490N構(gòu)成的十進(jìn)制計數(shù)器
　　3) 觀測輸出
　　(1) 啟動仿真開關(guān)，數(shù)碼管循環(huán)顯示0，1，2，3，4，5，6，7，8，9。調(diào)整計數(shù)脈沖頻率，可改變數(shù)碼管顯示速度。
　　(2) 也可以用邏輯分析儀測試電路的輸出波形來驗證分析的結(jié)果。邏輯分析儀測試的電路的輸出波形如圖8-19所示，顯然輸出也按0000、0001、0010、0011、0100、0101、0110、0111、1000、1001的順序循環(huán)，構(gòu)成8421BCD碼十進(jìn)制計數(shù)器。 　
圖6-19 邏輯分析儀測試的電路的輸出波形
　　例6.7 用7490N實現(xiàn)模54計數(shù)器。
　　1) 原理
　　實現(xiàn)模54計數(shù)器需用兩片7490N。當(dāng)采用兩片7490N級連時，可以構(gòu)成一百進(jìn)制計數(shù)器。然后利用清零端R01、R02或利用置9端R91、R92，去掉46(99～54)個多余狀態(tài)，電路連接的方法有很多。也可以分解成M=54=6?9，構(gòu)成異步電路。下面我們以利用異步清零構(gòu)成電路為例進(jìn)行仿真，其他電路留給讀者自行設(shè)計、仿真。
　　2) 創(chuàng)建電路
　　(1) 需要選擇兩片7490N計數(shù)器，7490N U7為個位，7490N U6為十位，7490N U7、7490N U6兩個置9輸入端R91、R92計數(shù)輸出時全接低電位。INA為計數(shù)輸入，將INB和QA相連，則QD為高位輸出，QA為低位輸出，先將個位、十位全部構(gòu)成8421BCD碼十進(jìn)制計數(shù)器。
　　(2) 時鐘脈沖取方波信號輸出，接7490N U7(個位)計數(shù)輸入端INA，7490N U7(個位)的QD接7490N U6(十位)計數(shù)輸入端INA，構(gòu)成8421BCD碼一百進(jìn)制計數(shù)器。
　　(3) ?7490N U7、 7490N U6兩個清零輸入端R01、R02接清零信號。因為7490N是異步清零，所以當(dāng)7490N U6(高位)QDQCQBQA=0101，7490N U7(低位)QDQCQBQA=0100時取清零信號。與門U2取U6(高位)QCQA和U7(低位)QC之與。
　　(4) 在顯示器件庫中選用兩個帶譯碼的七段LED數(shù)碼管U8和U9。管腳4接QD，管腳3接QC，管腳2接QB，管腳1接QA。7490N實現(xiàn)模54計數(shù)器電路，如圖6-20所示。
圖6-20 7490N實現(xiàn)模54計數(shù)器
　　3) 觀測輸出
　　啟動仿真開關(guān)，兩只數(shù)碼管U8、U9循環(huán)顯示00，01，02，03，…，53。調(diào)整計數(shù)脈沖頻率，可改變顯示頻率。
　　改變與門U2的輸入，可改變計數(shù)器的模值。
6.9 集成同步計數(shù)器及其應(yīng)用
　　集成同步計數(shù)器74LS160(異步清零)、74LS162(同步清零)為十進(jìn)制計數(shù)器，74LS161(異步清零)、74LS163(同步清零)為四位二進(jìn)制計數(shù)器，它們都是邊沿觸發(fā)的同步加法計數(shù)器。CLR為清零端，LOAD為置數(shù)端，一般均以低電平為有效電平。若需要構(gòu)成其他進(jìn)制計數(shù)器，只需把計數(shù)輸出加上適當(dāng)門電路反饋到異步清零端CLR或同步置數(shù)LOAD即可。
　　例6.8 用四位二進(jìn)制計數(shù)器74163N構(gòu)成十進(jìn)制計數(shù)器。
　　1) 原理
　　74163N為同步清零、同步預(yù)置的同步四位二進(jìn)制計數(shù)器。74163N的邏輯符號如圖8-21中器件U1所示。CLR為同步清零端；LOAD為同步置數(shù)端；ENT、ENP為計數(shù)控制端，且高電平為有效電平；D、C、B、A為預(yù)置數(shù)據(jù)輸入端；QDQCQBQA為輸出端，RCO為進(jìn)位端，且逢十六進(jìn)一。
圖6-21 74163N構(gòu)成的十進(jìn)制計數(shù)器
　　2) 創(chuàng)建電路
　　(1) 在元(器)件庫中選中74163N，再利用同步置數(shù)的LOAD構(gòu)成十進(jìn)制計數(shù)器，故取清零端CLR、計數(shù)控制端ENP、ENT接高電平1(VCC)。
　　(2) 取方波信號作為時鐘計數(shù)輸入。雙擊信號發(fā)生器圖標(biāo)，設(shè)置電壓V1為5 V，頻率為0.1 kHz。
　　(3) 送數(shù)端LOAD同步作用，設(shè)并行數(shù)據(jù)輸入DCBA=0000，LOAD取QDQA的與非，當(dāng)QDQCQBQA=1001時，LOAD=0，等待下一個時鐘脈沖上升沿到來，將并行數(shù)據(jù)DCBA=0000置入計數(shù)器。
　　(4) 在元(器)件庫中單擊顯示器件選中帶譯碼的七段LED數(shù)碼管U3。連接電路如圖6-21所示。
　　3) 觀測輸出
　　啟動仿真開關(guān)，數(shù)碼管循環(huán)顯示0，1，2，3，4，5，6，7，8，9。
　　仿真輸出也可以用邏輯分析儀觀察。雙擊信號發(fā)生器圖標(biāo)，頻率改為1 kHz。將74163N時鐘輸入CLK、輸出QAQBQCQD及RCO進(jìn)位從上到下依次接邏輯分析儀，雙擊邏輯分析儀圖標(biāo)，電路輸出波形如圖8-22所示。顯然輸出QDQCQBQA按0000、0001、0010、0011、0100、0101、0110、0111、1000、1001循環(huán)，且QDQCQBQA=1001時，RCO無進(jìn)位輸出。 　
圖6-22 邏輯分析儀的輸出波形
　　例6.9 用兩塊集成計數(shù)器74160N實現(xiàn)六十進(jìn)制計數(shù)器
　　74160N的邏輯符號如圖8-23中器件U14、U13所示。CLR為異步清零端；LOAD為同步置數(shù)端，且均低電平為有效電平；ENT、ENP為計數(shù)控制端，且高電平為有效電平；D、C、B、A為預(yù)置數(shù)據(jù)輸入端；QDQCQBQA為輸出端；RCO為進(jìn)位端，且逢十進(jìn)一。
圖6-23 六十進(jìn)制計數(shù)器
　　1) 原理
　　74160N為異步清零、同步預(yù)置的十進(jìn)制計數(shù)器。實現(xiàn)模60計數(shù)器，需用兩片74160N。當(dāng)采用兩片74160N級連時，可以構(gòu)成一百進(jìn)制計數(shù)器。然后利用異步清零端CLR或利用同步置數(shù)LOAD，去掉40(100-60)個多余狀態(tài)，電路連接的方法有很多。也可以分解成M=60=6?10，構(gòu)成異步電路。下面我們以利用同步置數(shù)LOAD構(gòu)成電路為例進(jìn)行仿真，其他電路留給讀者自行設(shè)計、仿真。 　
　　2) 創(chuàng)建電路
　　(1) 在器件庫中選中兩個74160N，其中U13為低位，U14為高位。U13(低位)的清零端CLR和計數(shù)控制端ENP、ENT接高電平(VCC)。U14(高位)的清零端CLR接高電平(VCC)。U14(高位)計數(shù)控制端ENP、ENT應(yīng)接74160N U13(低位)進(jìn)位輸出RCO端，構(gòu)成8421BCD碼一百進(jìn)制計數(shù)器。
　　(2) 時鐘脈沖取方波信號V5作為74160N U13(低位)的計數(shù)輸入，CLK=1 kHz。
　　(3) 由于送數(shù)端LOAD同步作用，U14(高位)和U13(低位)輸入端的數(shù)據(jù)DCBA都取0000，LOAD取U14(高位)QCQA和U13(低位)QDQA的與非，即當(dāng)U14(高位)QDQCQBQA=0101，U13(低位)QDQCQBQA=1001時，LOAD=0，下一個時鐘脈沖上升沿到來，計數(shù)器置入并行數(shù)據(jù)0000,0000。
　　(4) 用兩個帶譯碼七段LED數(shù)碼管接QDQCQBQA。由74160N構(gòu)成的六十進(jìn)制計數(shù)器如圖6-23所示。
3) 觀測輸出

啟動仿真開關(guān)，數(shù)碼管循環(huán)顯示00，01，…，59。
6.10 移位寄存器及其應(yīng)用
　　例6.10 用74194N構(gòu)成反饋移位型序列信號發(fā)生器。
　　1) 原理
　　74194N是4位通用移位寄存器，具有左移、右移、并行置數(shù)、保持、清除等多種功能。74194N的邏輯符號如圖8-24中器件U4所示。CLR為異步清零端，且低電平有效，SR為右移串行數(shù)據(jù)輸入端，SL為左移串行數(shù)據(jù)輸入端，D、C、B、A為預(yù)置數(shù)據(jù)輸入端，QAQBQCQD為輸出端。工作方式由S1S0控制：異步清零輸入端CLR=1(VCC)，當(dāng)S1S0=10時，在時鐘脈沖CLK上升沿作用下，實現(xiàn)左移位操作；當(dāng)S1S0=01時，在時鐘脈沖CLK上升沿作用下，實現(xiàn)右移位操作；當(dāng)S1S0=00時，不實現(xiàn)移位操作，處于保持狀態(tài)；當(dāng)S1S0=11時，在時鐘脈沖CLK上升沿作用下，實現(xiàn)送數(shù)操作。
　　2) 創(chuàng)建電路
　　(1) 在元器件庫中選中74194N。
　　(2) 時鐘脈沖輸入取頻率f=1 kHz的方波信號。
　　(3) 在元(器)件庫中選中數(shù)選器74153N，用它實現(xiàn)反饋函數(shù)。對74153N進(jìn)行如下設(shè)置：使能端EN接地；數(shù)據(jù)輸入0端接1，數(shù)據(jù)輸入1端接QD，數(shù)據(jù)輸入2端接1，數(shù)據(jù)輸入3端接0；地址1端接QA，地址0端接QC；數(shù)選器74153N輸出1Y(7端)作為反饋函數(shù)送到左移串行輸入端SL。 　
　　(4) ?74194N輸出QAQBQCQD從上到下依次接邏輯分析儀。電路如圖6-24所示。
圖6-24 反饋移位型序列信號發(fā)生器
　　3) 觀測輸出
　　啟動仿真開關(guān)，雙擊邏輯分析儀圖標(biāo)，觀察輸出波形，如圖6-25所示。由電路輸出波形可知：QA、QB、QC、QD輸出的序列全按100111循環(huán)，只是初始相位不同，且QAQBQCQD依次實現(xiàn)左移位操作。
圖6-25 輸出波形
6.11 電阻網(wǎng)絡(luò)DAC設(shè)計
　　數(shù)/模轉(zhuǎn)換就是把在時間上和幅度上離散的數(shù)字量轉(zhuǎn)換為連續(xù)變化的模擬量(電流或電壓)，實現(xiàn)這一轉(zhuǎn)換的電路或器件稱作數(shù)/模轉(zhuǎn)換器，又稱D/A轉(zhuǎn)換器(DAC)。
　　例6.11 用T型電阻網(wǎng)絡(luò)設(shè)計一個DAC。
　　1) 原理
　　四位T型電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換器如果Rf?=3R, Vo可表示為
　　四位倒T型R-2R電阻網(wǎng)絡(luò)DAC中同樣也只有R和2R兩種阻值，其電路特點為：基準(zhǔn)電壓為-VR；Di=1時電流流向運算放大器，Di=0時電流流向地。電源所提供的電流是恒定的。如果Rf?=R由倒T型電阻網(wǎng)絡(luò)得出，則
　　2) 創(chuàng)建電路
　　(1) 在元(器)件庫中單擊Basic(基本元器件)，再單擊電阻，R1、R2、R3取1 kohm，R10、R11、R12、R13、R14、R15取2 kohm。
　　(2)? DAC輸入D3、D2、D1、D0由字信號發(fā)生器產(chǎn)生。靠近運放U1的數(shù)據(jù)為高位(D3)接字信號發(fā)生器高位(3端)。電路如圖6-26所示。
圖6-26 T型電阻網(wǎng)絡(luò)DAC
　　3) 觀測輸出
　　啟動仿真開關(guān)，雙擊字信號發(fā)生器圖標(biāo)，設(shè)置參數(shù)，通過字信號發(fā)生器的輸入數(shù)據(jù)為0000～0111遞增。雙擊示波器圖標(biāo)，觀測輸出波形為階梯形波，如圖6-27所示。
圖6-27 T型電阻網(wǎng)絡(luò)DAC構(gòu)成的梯形波發(fā)生器
6.12 555定時器及其應(yīng)用
　　555定時器有TTL型和CMOS型兩類產(chǎn)品，它們的功能和外部引腳排列完全相同。
　　LM555H定時器的邏輯符號如圖6-28中的器件U1所示。
　　管腳1為接地端GND。
　　管腳2為低電平觸發(fā)輸入端TRI。該端電平低于VCC/3(或VCO/2)時，輸出Q為高電平。
　　管腳3為輸出端OUT。
　　管腳4為復(fù)位端RST。RST＝0時，Q＝0。
　　管腳5為控制電壓輸入端CON。
　　管腳6為高電平觸發(fā)端THR。該端電平高于2VCO/3 (或VCO)時，輸出Q為低電平。
　　管腳7為放電端DIS。
　　管腳8為電源VCC。
　　當(dāng)管腳5外接控制電壓VCO時，管腳6的比較電壓為VCO，管腳2的比較電壓為VCO/2。
　　例6.12 利用LM555H定時器設(shè)計多諧振蕩器。
　　1) 原理
　　當(dāng)LM555H定時器按圖6-28所示電路連接時，就構(gòu)成了自激多諧振蕩器，其中R1和R2是外接定時電阻，C2是外接定時電容。圖中電阻R1、R2及電容C2構(gòu)成充放電回路，當(dāng)VC2>2VCC/3時，555內(nèi)部三極管導(dǎo)通，電容C2通過電阻R2放電；當(dāng)VC2圖6-28 用555定時器構(gòu)成的多諧振蕩器
　　2) 創(chuàng)建電路
　　(1) 在元(器)件庫中單擊MIXED(混合集成電路)，再單擊555，選中LM555H芯片，單擊OK確認(rèn)。
　　(2) 在元(器)件庫中單擊Basic(基本元器件)，選取電阻R1、R2以及電容C2。
　　(3) 管腳5端CON通過C1=0.01?uF懸空，管腳4端RST通過V1接高電位，將定時電容C2上的電位信號和3端OUT輸出信號接示波器。由LM555H定時器構(gòu)成的多諧振蕩器如圖6-28所示。 　
　　3) 觀測輸出
　　啟動仿真開關(guān)，雙擊示波器圖標(biāo)，可得輸出波形，如圖6-29所示。鋸齒波形為電容C2上的電位信號，矩形波為 3端OUT電位信號，顯然電路毋需激勵，自動產(chǎn)生脈沖信號。
　　移動示波器指針1和指針2，可測量負(fù)脈沖寬度TWL、正脈沖寬度TWH和振蕩頻率f。
圖6-29 定時電容C2上和3端OUT電位信號波形
　　例6.13 利用LM555H定時器設(shè)計施密特電路。
　　1) 原理
　　將LM555H定時器管腳6(高電平觸發(fā)端THR)和管腳2(低電平觸發(fā)輸入端TRI)連接在一起作為輸入，輸出端OUT作為輸出(或放電端DIS通過上拉電阻作為輸出)，便可構(gòu)成施密特觸發(fā)器。由555內(nèi)部結(jié)構(gòu)可知，當(dāng)管腳2、6電壓大于2VCC/3(VT+)時，輸出為低電位，當(dāng)管腳2、6電壓小于1VCC/3(VT-)時，輸出為高電位。取VCC=5 V，則VT+ =2VCC/3=3.3 V，VT- =VCC/3=1.7 V，回差電壓△VT =VCC/3=1.7 V。
　　2) 創(chuàng)建電路
　　(1) 連接圖8-27所示電路, 管腳5端CON通過C1=0.01 uF懸空，管腳4端RST通過VCC接高電位，7端懸空。
　　(2) 信號發(fā)生器產(chǎn)生三角波，幅值電壓取5 V。LM555H的6端THR和2端THI接信號發(fā)生器的+端，信號發(fā)生器輸出信號做LM555H的輸入信號。
　　(3) 將信號發(fā)生器輸出信號和LM555H的3端OUT輸出信號接示波器。用LM555H定時器構(gòu)成的施密特電路如圖6-30所示。
圖6-30 555定時器構(gòu)成的施密特電路
　　3) 觀測輸出
　　啟動仿真開關(guān)，雙擊示波器圖標(biāo)，可得輸出波形如圖8-31所示，顯然將三角波變成矩形波信號，且狀態(tài)變化時刻輸入電位不同。
　　移動示波器指針1和指針2，可測量觀察輸入、輸出波形及狀態(tài)變化時刻，測量VT+和VT-，計算回差電壓△VT。
圖6-31 555定時器構(gòu)成的施密特電路的輸出波形
6.13 數(shù)字電路綜合設(shè)計——數(shù)字鐘
　　1．任務(wù)要求
　　(1) 設(shè)計一個具有“時”、“分”、“秒”的十進(jìn)制數(shù)字顯示(小時從00～23)的計時器；
　　(2) 具有手動校時、校分的功能；
　　(3) 用74系列中小規(guī)模集成器件去實現(xiàn)。
　　2．?dāng)?shù)字計時器的基本工作原理
　　數(shù)字式計時器一般都由振蕩器、分頻器、譯碼器、顯示器等幾部分組成。其中，振蕩器和分頻器組成標(biāo)準(zhǔn)秒信號發(fā)生器，由不同進(jìn)制的計數(shù)器、譯碼器和顯示器組成計時系統(tǒng)。秒信號送入計數(shù)器進(jìn)行計數(shù)，把累計的結(jié)果以“時”、“分”、“秒”的數(shù)字顯示出來。“時”顯示由二十四進(jìn)制計數(shù)器、譯碼器和顯示器構(gòu)成；“分”和“秒”顯示分別由六十進(jìn)制計數(shù)器、譯碼器和顯示器構(gòu)成。數(shù)字鐘原理框圖如圖6-32所示。
圖6-32 數(shù)字鐘原理框圖
　　1) 振蕩器
　　振蕩器是計時器的核心，振蕩器的穩(wěn)定度和頻率的精準(zhǔn)度決定了計時器的準(zhǔn)確度，因此通常選用石英晶體來構(gòu)成振蕩器電路。一般來說，振蕩器的頻率越高，計時的精度就越高，但耗電量將增大。故設(shè)計者在設(shè)計電路時，一定要根據(jù)需要設(shè)計出最佳電路。
　　圖6-33所示電路的振蕩頻率是100 kHz，把石英晶體串接于由非門U1A和U2A組成的振蕩反饋電路中，非門U3C是振蕩器整形緩沖級。憑借與石英晶體串聯(lián)的微調(diào)電容C1，可以對振蕩器頻率作微量的調(diào)節(jié)。
圖6-33 晶體振蕩器
　　如果精度要求不高，可采用集成電路555定時器與RC組成的多諧振蕩器，如圖6-34所示。振蕩頻率f=1000 Hz，R3為可調(diào)電位器，微調(diào)R3可調(diào)1000 Hz輸出。
圖6-34 用555構(gòu)成的振蕩器
　　2) 分頻器
　　分頻器的功能主要有兩個：一是產(chǎn)生標(biāo)準(zhǔn)秒脈沖信號，二是可提供功能擴(kuò)展電路所需要的信號。選用中規(guī)模計數(shù)器74LS90D就可以完成上述功能。用74LS90D構(gòu)成的分頻電路如圖8-35所示。
　　將三片74LS90D進(jìn)行級連，因為每片為1/10分頻器，三片級連正好獲得1 Hz標(biāo)準(zhǔn)秒脈沖信號。如果振蕩頻率為100 kHz，就得需要5片74LS90D進(jìn)行級連。此圖畫法和上圖6-35一樣。
圖6-35 用74LS90構(gòu)成的分頻電路
　　3) 計數(shù)器
　　根據(jù)圖6-32所示方框圖可清楚地看到，顯示“時”、“分”、“秒”需要6片中規(guī)模計數(shù)器。其中，“分”、“秒”位計時各為六十進(jìn)制計數(shù)器，“時”位計時為二十四進(jìn)制計數(shù)器。六十進(jìn)制計數(shù)器和二十四進(jìn)制計數(shù)器都選用74LS90D集成塊來實現(xiàn)。實現(xiàn)的方法采用反饋清零法。六十進(jìn)制和二十四進(jìn)制計數(shù)器如圖6-36、6-37所示。
圖6-36 六十進(jìn)制計數(shù)器
圖6-37 二十四進(jìn)制計數(shù)器
　　4) 校時電路
　　當(dāng)剛接通電源或計時出現(xiàn)誤差時，都需要對時間進(jìn)行校正。校正電路如圖6-38所示。
　　J1、J2分別是時校正、分校正開關(guān)。不校正時，J1、J2是閉合的。當(dāng)校正時位時，需把J1打開，然后用手撥動J3，來回?fù)軇右淮危湍苁箷r位增加1，根據(jù)需要去撥動開關(guān)，校正完畢后把J1開關(guān)合上。校分位和校時位方法一樣。
圖6-38 校正電路
　　5) 畫出原理總圖
　　原理總圖如圖6-39所示。圖中所用元(器)件如下：
74LS90D：11片；74LS04：3片；74LS08：2片；7400：4片。
圖6-39 數(shù)字鐘原理圖
6.14 數(shù)字電路綜合設(shè)計——數(shù)字式搶答器
　　1．任務(wù)要求
　　(1) 搶答器應(yīng)該具有數(shù)碼顯示、鎖存功能。
　　(2) 搶答組數(shù)分為八組，即序號0，1，2，3，4，5，6，7，優(yōu)先搶答者按動本組序號開關(guān)，該組號立即鎖存到LED顯示器上，同時封鎖其他組號。
　　(3) 系統(tǒng)設(shè)置外部清除鍵。按動清除鍵，LED顯示器自動清零滅燈。
　　(4) 數(shù)字式搶答器定時為30 s。啟動開始鍵后，要求：
　　① ?30 s定時器開始工作；
　　② 揚聲器(在此用條形光柱表示)要短暫報警。
　　(5) 搶答器在30 s內(nèi)進(jìn)行搶答，搶答有效，終止定時；30 s定時到，無搶答者本次搶答無效，系統(tǒng)短暫報警。
　　2．?dāng)?shù)字式搶答器的基本工作原理
　　數(shù)字式搶答器一般包括定時電路、門控電路、8線-3線優(yōu)先編碼器、RS鎖存器、譯碼顯示和報警電路等幾個部分。其中。定時電路、門控電路及8線-3線優(yōu)先編碼器三部分的時序配合尤為重要，當(dāng)啟動外部操作開關(guān)(起始鍵)時，定時器開始工作，同時打開門控電路，輸出有效，8線-3線優(yōu)先編碼器等待數(shù)據(jù)輸入，在規(guī)定時間內(nèi)，優(yōu)先按動序號開關(guān)的組號立即被鎖存到LED顯示器上，與此同時，門控電路變?yōu)檩敵鰺o效，8線-3線優(yōu)先編碼器禁止工作；若定時時間已到而無搶答者，定時電路立即關(guān)閉門控電路，輸出無效，封鎖8線-3線優(yōu)先編碼器，同時發(fā)出短暫報警信號。數(shù)字式搶答器的原理框圖如圖6-40所示。
圖6-40 數(shù)字式搶答器的原理框圖
　　1) 簡單的數(shù)字式搶答器
　　數(shù)字式搶答器的核心是編碼器，74LS148D是一種典型的8線-3線優(yōu)先編碼器，它的EI是輸入使能端，且低電平有效。即當(dāng)輸入使能端EI=1時，不管其他輸入端是否有信號，電路都不會有輸出，所有輸出都處于高電位。只有輸入使能端EI=0時，電路都才會有輸出信號。EO是輸出使能端；GS是片優(yōu)先編碼標(biāo)志輸出端。當(dāng)EI=0時，編碼器工作，其中至少有一個輸入端有編碼請求信號(邏輯0)時，EO為1，否則為0；當(dāng)EI=1時，優(yōu)先標(biāo)志和輸出使能均為1，編碼器處于不工作狀態(tài)。簡單的數(shù)字搶答器沒有定時功能，當(dāng)啟動清除/起始鍵(J9閉合)時，與非門U4A、U4B構(gòu)成的RS觸發(fā)器Q置0，將RS 鎖存器74279N全部清零。
　　74LS148D的EI端為0，編碼器輸入使能有效，搶答開始。同時釋放清除/開始鍵(J9打開)，與非門U4A、U4B構(gòu)成的RS觸發(fā)器Q置1，此時，由于74LS148D的輸出使能端EO為 0，因此門U3A的輸出仍為0，即EI=0，在這期間只要按動任一輸入數(shù)字鍵，編碼器按8421碼輸出，經(jīng)RS鎖存器鎖存。與此同時，輸出使能端EO由0翻轉(zhuǎn)為1，經(jīng)門U3A輸出為1，即EI=1，編碼器輸入使能無效，停止編碼；74LS148D的片優(yōu)先編碼標(biāo)志輸出端GS由1翻轉(zhuǎn)為0，LED數(shù)碼管U2顯示最先按動的對應(yīng)數(shù)字鍵的組號，實現(xiàn)優(yōu)先搶答功能。簡單的數(shù)字式搶答器如圖6-41所示。
圖6-41 簡單的數(shù)字式搶答器
　　2) 報警電路
　　用555定時器構(gòu)成多諧振蕩器，它產(chǎn)生的矩形波(頻率f=1/[0.7(R1+2R2)C])經(jīng)三極管構(gòu)成的推動級輸出，使揚聲器或條形光柱報警。開關(guān)鍵J9可以控制多諧振蕩器工作與停止，J9斷開，多諧振蕩器工作，反之，電路停止振蕩。555定時器和三極管構(gòu)成的報警電路如圖6-42所示。
圖6-42 報警電路
6.15 數(shù)字電路綜合設(shè)計——數(shù)字頻率計
　　1．任務(wù)要求
　　(1) 頻率測量范圍：1 Hz～10 kHz ；
　　(2) 數(shù)字顯示位數(shù)：四位靜態(tài)十進(jìn)制計數(shù)顯示被測信號的頻率。
　　2．?dāng)?shù)字頻率計的基本工作原理
　　數(shù)字頻率計一般都由振蕩器、分頻器、放大整形電路、控制器、計數(shù)譯碼器、顯示器等幾部分組成。由振蕩器的振蕩電路產(chǎn)生一標(biāo)準(zhǔn)頻率信號，經(jīng)分頻器分頻分別得到2 Hz和0.5 Hz的控制脈沖及選通脈沖。控制脈沖經(jīng)過控制器中的門電路分別產(chǎn)生鎖存信號和計數(shù)器清零信號。待測信號經(jīng)過限幅、運放的放大、施密特整形之后，輸出一個與待測信號同頻率的矩形脈沖信號，該信號在檢測門經(jīng)過與選通信號的合成，產(chǎn)生計數(shù)信號。計數(shù)信號并與鎖存信號和清零復(fù)位信號共同控制計數(shù)、鎖存和清零三個狀態(tài)，然后通過數(shù)碼顯示器件就可以進(jìn)行顯示。數(shù)字頻率計的原理框圖如圖6-43所示。
圖6-43 數(shù)字頻率計的原理框圖
　　1) 振蕩器及分頻器部分
　　由原理框圖可知，振蕩器及分頻器部分有兩個不同頻率的輸出。由石英晶體振蕩器產(chǎn)生一個標(biāo)準(zhǔn)頻率信號，以待下一步進(jìn)行分頻。分頻的系數(shù)取決于所選晶振的頻率及所需的選通信號頻率。這里，我們選用32.768 kHz晶體振蕩器，因為對它進(jìn)行分頻最低可分出2 Hz的標(biāo)準(zhǔn)頻率信號，這便于獲取0.5 Hz的選通信號和控制信號。同時，選擇可以進(jìn)行214分頻的4060芯片，通過它可以得到2 Hz的頻率信號，再加上4027雙上升沿JK觸發(fā)器進(jìn)行4分頻，就可以獲取0.5 Hz的頻率信號。由于受元(器)件限制，這里僅使用了一個函數(shù)信號發(fā)生器。
　　2) 放大整形部分
　　放大整形部分用于對輸入的待測信號進(jìn)行處理。輸入信號過大或過小都會影響測量，為了排除這一影響，采用了雙二極管限幅電路對過大信號進(jìn)行限幅處理，再采用一運放對輸入待測信號進(jìn)行了放大，幅度過小的信號也可以通過運放放大達(dá)到測量要求。其次，為了獲取同頻率的待測量信號，需要用一施密特整形電路對限幅放大的信號進(jìn)行整形處理，以使待測的矩形脈沖及非矩形脈沖轉(zhuǎn)化為同頻的方波脈沖，送入選通門，從而產(chǎn)生正常的計數(shù)信號。在選通控制門輸出高電平時，計數(shù)器正常計數(shù)，低電平時則由鎖存信號鎖存數(shù)據(jù)，此時不計數(shù)。放大整形電路如圖6-44所示。
圖6-44 放大整形電路
　　3) 控制電路部分
　　控制電路是數(shù)字頻率計正常工作的中樞部分。在這一部分的設(shè)計構(gòu)思過程中，認(rèn)真對各種頻率信號的組合及搭配進(jìn)行分析，分別得到用來控制計數(shù)譯碼的鎖存信號和清零信號，其時序要求如圖6-45所示。
圖6-45 計數(shù)、鎖存和清零信號時序關(guān)系
圖6-46 計數(shù)、鎖存和清零信號時序電路
　　4) 計數(shù)譯碼及顯示部分
　　為了方便，可以選用帶譯碼器的集成十進(jìn)制計數(shù)芯片40110，該芯片有鎖存控制端，可對計數(shù)進(jìn)行鎖存。計數(shù)部分只顯示鎖存后的數(shù)據(jù)，每鎖定一次，計數(shù)部分跳動一次，更新數(shù)據(jù)，如此往復(fù)。由于受元(器)件限制，這里僅使用了計數(shù)芯片74160N，且只做了三位，四位甚至更多位原理相同。計數(shù)譯碼顯示電路如圖6-47所示。
圖6-47 計數(shù)譯碼顯示電路
　　5) 總體設(shè)計圖
　　在調(diào)試過程中，采用分部檢測的方法逐個檢測每一個部分是否能夠正常工作。接正弦波輸入時，若幅度不符合要求，可加一電容隔去直流從而降低幅度，以保證正常工作。
　　數(shù)字頻率計總體電路圖如圖6-48所示。
圖6-48 數(shù)字頻率計原理圖
習(xí) 題
　　1．用74LS151構(gòu)成10110011序列信號發(fā)生器。將這一序列信號從D0至D7分別接入74LS151的信號輸入端，然后從A、B、C三個地址輸入端輸入地址信號000～111。
　　2．用74160N構(gòu)成模86計數(shù)器。
　　3．用555定時器構(gòu)成多諧振蕩器。R、C參數(shù)：R1=20 kohm，R2=80 kohm，定時電容C2=0.3 uF，測量并計算頻率。
　　4．用74LS90構(gòu)成模66計數(shù)器。
　　5．連接四位倒T型電阻網(wǎng)絡(luò)D/A轉(zhuǎn)換電路。通過字信號發(fā)生器以遞增順序輸入數(shù)據(jù)0000～1111，用示波器觀察輸出波形。
　　6．設(shè)計一個數(shù)字式電容表。

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